[강경주의 IT카페] 38회 TSMC 3나노 '삐걱' 외신 "TSMC, 3나노 수율 문제 해결 안 돼" 삼성전자, 기존 '핀펫' 대신 'GAA'로 승부수 올해 GAA 3나노 도입 후 2025년 2나노 도전
경기 화성시에 있는 삼성전자 반도체공장 클린룸에서 직원이 웨이퍼 원판 위 회로를 만드는 데 쓰이는 기판인 포토마스크를 점검하는 모습 [사진=삼성전자 제공]
글로벌 파운드리(반도체 위탁생산) 1위 기업 대만 TSMC가 최첨단 3나노 공정에서 수율 확보에 어려움을 겪고 있다고 외신들이 보도했다. 올 상반기 3나노 공정 상용화를 목표로 하는 삼성전자에 기회가 왔다는 분석이 나온다.
외신 "TSMC, 3나노 하반기 양산 어려워"
26일 업계에 따르면 대만 정보기술(IT) 매체 '디지타임스'(DIGITIMES)와 해외 IT 전문매체 '탐스하드웨어'(Tom's Hardware)는 최근 반도체 장비 사업자들을 인용해 "3나노 반도체 수율 확보에 어려움을 겪고 있는 TSMC가 N3(3나노 공정), N3E(생산 비용을 낮춘 3나노 공정), N3B(일부 고객사를 위한 3나노 공정) 식으로 공정을 구분하고 있지만 아직도 수율 문제가 해결되지 않았다"고 보도했다.
이어 "현재로선 하반기 양산 목표를 충족하기 어렵다"며 "여러 파운드리 고객사들로 하여금 5나노 공정에 머무르게 하거나 4나노 버전인 N4, N4P, N4X 공정을 확대 적용하고 있다"고 했다.
TSMC는 당초 이달부터 대만에서 3나노 공정 생산라인을 가동해 오는 7월부터는 3나노 기술이 적용된 인텔, 애플 등의 반도체를 양산할 계획이었다. 하지만 수율 확보에 어려움을 겪으며 추후 개발 일정에도 차질이 불가피해졌다.
실제로 엔비디아는 연내 출시 예정인 그래픽처리장치(GPU) 지포스 RTX40 시리즈의 생산을 위해 TSMC에 90억 달러(한화 약 10조7600억원)의 선불금까지 지급하고도 3나노가 아닌 5나노를 배당받은 것으로 알려졌다.
TSMC 로고 [사진=로이터 연합뉴스]
TSMC의 최대 고객사인 미국 애플의 차기 아이폰14 시리즈에 들어갈 A16칩도 N4P 공정을 적용하며 대만 미디어텍이 스마트폰용 칩셋으로 개발한 디멘시티(Dimensity) 9000 반도체도 N4 공정을 사용하고 있다.
대표적인 친(親) TSMC 성향의 디지타임스조차 "TSMC가 3나노 공정 수율 확보에 어려움을 겪으며 기존 기술 로드맵을 여러차례 수정했다"며 "3나노 수율 문제가 지속되면 고객사들이 5나노 공정 노드 사용을 연장할 수밖에 없다"고 했다. 다만 이 매체는 "TSMC가 공식적으로 N3 공정 지연을 인정한 적은 없다"고 일말의 가능성을 열어뒀다.
삼성전자 도전한 'GAA' 공정 뭐길래
3나노 공정으로 제작된 반도체는 5나노 대비 칩 면적은 35% 줄이면서 성능과 배터리 효율은 각각 15%와 30% 개선한 것으로 알려져 있다. TSMC는 3나노 공정에 '핀펫'(FinFET) 기술을 적용했다.
핀펫 공정은 기존에 쓰이던 기술로 상어 지느러미처럼 생긴 차단기로 전류를 막아 신호를 제어한다. 반면 파운드리에서 TSMC를 맹추격 중인 삼성전자는 3나노 공정에서부터 핀펫 공정 대신 트랜지스터의 채널과 게이트가 4면에서 맞닿게 하는 '게이트올어라운드'(GAA·Gate-All-Around) 기술을 전격 도입했다.
반도체의 구성을 이루는 트랜지스터는 전류가 흐르는 채널과 채널을 제어하는 게이트로 구분되는데, GAA는 채널의 4면을 게이트가 둘러싸고 있다. 트랜지스터는 게이트와 채널의 접촉면이 많을수록 전류 흐름을 세밀하게 제어할 수 있다.
반도체 트랜지스터 구조의 차이 [사진=삼성전자]
GAA는 반도체의 전류 흐름을 세밀하게 제어하는 등 채널 조정 능력이 높아지는 효과를 볼 수 있다. 게이트와 채널이 3면에서 맞닿아 있는 기존 핀펫 구조보다 GAA가 전력효율을 높일 수 있는 셈이어서 3나노 장착 제품의 배터리 효율을 획기적으로 끌어올릴 것으로 예상된다.
파운드리의 미래로 불리는 초미세공정에서 TSMC와 삼성전자가 서로 다른 기술을 택한 만큼 업계에서는 각사의 수율 확보에 큰 관심을 가져왔다. 미래 파운드리 시장의 최대 승부처로 꼽혀온 TSMC가 먼저 기술적인 '허들'에 걸리면서 업계의 시선은 자연스레 삼성전자에게 쏠리고 있다.
칩 면적은 줄이고 소비전력은 감소시키면서 성능은 높일 것으로 기대되는 GAA에서 삼성전자가 안정적인 수율을 확보할 경우 시장 지배력을 획기적으로 끌어올릴 수 있다는 분석이다. 삼성전자는 상반기 내 3나노 양산을 목표로 하고 있다.
외신도 이 같은 분석에 힘을 싣고 있다. 톰스하드웨어는 "TSMC는 3나노에서도 핀펫 공정을 유지했는데 이번 사례를 통해 핀펫으로는 만족스러운 수율을 달성하기 매우 어렵다는 것을 알 수 있다"고 전했다.
"3나노 안정적 수율 확보하면 게임체인저 될 수도"
이재용 삼성전자 부회장이 2019년 7월 충남 아산 온양 사업장에서 반도체 패키징 라인에 대한 설명을 듣는 모습 [사진=삼성전자 제공]
TSMC는 2나노부터 GAA를 적용할 예정으로 알려져 있다. 업계에서는 삼성전자의 GAA 공정 수율 확보가 TSMC와의 기술 격차를 단숨에 좁히는 승부수가 될 것으로 보고 있다.
디지타임스는 이에 대해 "TSMC는 GAA에 진입하지 않고 공전하고 있다"면서도 "GAA를 적용한 삼성전자의 3나노 공정은 비록 견적이 매우 낮지만 많은 반도체 고객사들이 감히 위험을 감수하지 않을 것으로 전망된다"며 삼성전자의 도전을 회의적인 시각으로 바라봤다.
그러면서 "TSMC는 3나노 공정 지연에도 내년까지는 애플과 인텔에 공급할 3나노 반도체를 확실히 양산할 것으로 보인다"라며 "미디어텍과 엔비디아 등도 주문을 결정했다. 반면 삼성전자는 거액의 투자 회수가 어려울 수 있다"고 주장했다.
탐스하드웨어는 "삼성전자는 3나노 공정에서 중요한 장애물을 넘어야 한다"며 "GAA로 변경하는 것은 매우 까다롭지만 이에 성공하면 다음 공정을 더 쉽게 진행할 수 있는 강점이 될 것"이라고 기대감을 드러냈다.
삼성전자는 올 상반기 GAA 기술을 3나노에 도입하고 내년에는 3나노 2세대, 2025년에 GAA 기반 2나노 공정 양산 계획을 밝히며 차세대 트랜지스터 기술 선점을 자신하고 있다.
업계 관계자는 "삼성전자는 4나노에서도 수율 문제를 겪고 있어 3나노 공정의 수율도 불투명할 것이란 관측이 나오지만 현재 5나노 이하 기술로 반도체 칩을 만들 수 있는 기업은 세계에서 TSMC와 삼성전자 뿐"이라며 "GAA 적용 자체가 반도체 역사에서 처음이기 때문에 삼성이 안정적인 수율만 확보한다면 파운드리 시장에서의 게임 체인저가 될 수 있다"고 말했다.
